LV010-波形实测
在上一篇文章 CMOS Image Sensor 的 DVP 接口硬件设计中，我们简单地讲解了一下 CIS 的 DVP 接口硬件设计注意点。但现在各种项目中，MIPI 接口的应用更加广泛。
一、 MIPI 概念
1. 接口标准与分层
MIPI 是一个行业联盟，其定义了一系列接口标准，常见的是**摄像头串行接口 CSI（Camera Serial Interface）**和显示串行接口 DSI（Display Serial Interface）。MIPI 结构分为物理层、协议层和应用层，具体协议比较复杂，有兴趣的可以自行了解，本文不展开讨论。
作为硬件工程师，虽然不需要完全了解协议细节，但是大致的原理必须清楚，否则出现问题时连信号波形都看不明白。与硬件相关的就是物理层，常见的是 D-PHY，此外还有 C-PHY 和 M-PHY。
2. Lane 内部结构
MIPI 的 Universal Lane（Bi-directional Lane，双向通道）内部结构如图 1 所示，其由一对高速收发器（HS-TX、HS-RX）、一对低功耗（Low Power）收发器（LP-RX、LP-TX）、低功耗竞争检测器（LP-CD）等组成。Unidirectional Lane（单向通道）则是在 Universal Lane 的基础上做一些相应的简化。
图 1
3. D-PHY 物理层特性
D-PHY 采用 1 Lane 源同步的差分时钟和 1～4 Lane 差分数据线进行数据传输，数据传输采用 DDR 方式，即在时钟的上下边沿都进行数据传输。每个 Lane 有 HS（High-Speed）和 LP（Low-Power）两种工作模式，数据传输时总是低位 LSB 在前，高位 MSB 在后。
3.1 HS 模式
HS 模式采用 LVDS 低压差分信号进行传输，用以传输高速数据（数据速率为 80M～1Gbps），因此功耗较大；单端支持 100mV～300mV 的电压范围（共模电平 200mV，摆幅 200mV），相应地有 HS0（P 为 0，N 为 1）和 HS1（P 为 1，N 为 0）两种状态值。
3.2 LP 模式
LP 模式采用单端信号，数据速率很低（< 10Mbps），因此功耗很低，支持 0V～1.2V 的电压范围，相应地有 LP00、LP01、LP10 和 LP11 四种状态值。
HS 和 LP 模式的信号电平如图 2 所示，MIPI 接口的硬件原理图可参考图 3 所示。
图 2 HS 与 LP 模式的信号电平 ——来源：Specification_for_DPHY_v3.0.pdf Figure 13，6.2.1 节，PDF p40 / 正文 p24
图 3
二、 MIPI 操作模式与实测波形
1. Clock Lane 时序
Clock Lane 一般都是使用非连续时钟信号模式：每传输完一帧图像数据，都会从 HS 模式切换回 LP 模式；当需要传输下一帧图像数据时，再从 LP 模式进入 HS 模式。比如 OV2735 的 Clock Lane 时序如图 4 所示。
图 4
2. Data Lane 三种模式
Data Lane 有 3 种操作模式，分别是 High-Speed (Burst) mode、Escape mode 和 Control mode，前者是 HS 模式，后两者是 LP 模式。正常情况下，Data Lane 处于 High-Speed mode 或者 Control mode。
Data Lane 进入 Burst 模式的时序如图 5 所示，从中可知：
从 Control 模式进入 HS 模式时的步骤是 LP11 → LP01 → LP00 → HS0 → SoT(00011101) → HS。
图 5
3. 实测波形分析
由于项目组现在使用的示波器采样率太低，并且没有差分探头，HS 模式的波形很难精确采样，以下各图的波形都是单端采样而来。但是结合协议给出的波形进行对比，图像数据传输的整体过程还是较为清晰的。从上往下各图的时间轴依次缩小，通道 1 黄色波形为 P，通道 2 蓝色波形为 N，从中可以明显地区分出帧、行以及数据的间隔。
图 6 多个帧间隔
图 7 图像帧间隔（33 帧左右）及帧数据
图 8 多个行间隔
图 9 图像行间隔及行数据
图 10 HS 到 HS 的 LP 过渡过程
图 11 从 LP 进入 HS 的过程 LP11 → LP01 → LP00 → HS0 → SoT(00011101) → HS
图 12 从 HS 退出到 LP 的过程
三、 硬件设计要点
1. 电源设计
MIPI 接口的电源部分和上一篇文章讲述的 DVP 没有太大差别，注意电源分开供电及电源稳定性。
2. 差分阻抗与信号完整性
由于 MIPI 接口是典型的高速信号线，因此在 Layout 时尤其需要注意信号完整性 SI 的问题。由于各通道 Lane 是 LVDS 差分信号，因此需要控制走线差分阻抗 100 欧、单端 50 欧。
3. 等长等距与过孔处理
Layout 时要控制差分对内 P 和 N 两线等长等距（等长优先级更高，误差根据经验控制在 25mil 左右），且方向一致，并尽量少折线、少打过孔。在打孔换层时必须保证 P/N 差分对同时进行，并在差分对周围尽量多打过地孔，以保证信号的回流，如图 13 中绿框所示，在 DP0/DN0、DP1/DN1 和 CLKP/CLKN 的旁边都打了一个过地孔。
图 13
4. 参考层与走线层
MIPI 走线最好有完整的参考层（电源或地），以保证阻抗连续性。有条件的多层板，MIPI 最好在内层走线，并且远离射频等干扰源，以免被影响。
参考资料：
本文档由 markdowncli 技能辅助生成