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苏木2026-01-15
2924
11.6m

LV010-时钟配置 ​

一、内核时钟设置 ​

1. 时钟树分析 ​

I.MX6U 的时钟系统前面几节已经学习的差不多了，现在就可以开始设置相应的时钟频率了。先从主频开始，我们将 I.MX6U 的主频设置为 528MHz，根据时钟树可以看到 ARM 内核时钟如图：

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①、内核时钟源来自于 PLL1，假如此时 PLL1 为 996MHz。

②、通过寄存器 CCM_CACRR 的 ARM_PODF 位对 PLL1 进行分频，可选择 1/2/4/8 分频，假如我们选择 2 分频，那么经过分频以后的时钟频率是 996/2 = 498MHz。

③、这里是灰色的，其实此处没有进行 2 分频(具体是否进行了分频，可以尝试一下就知道了)。

④、经过第 ② 步 2 分频以后的 498MHz 就是 ARM 的内核时钟，也就是 I.MX6U 的主频。

2. 相关寄存器配置 ​

经过上面几步的分析可知，假如我们要设置内核主频为 528MHz，那么 PLL1 可以设置为 1056MHz，寄存器 CCM_CACRR 的 ARM_PODF 位设置为 2 分频即可。同理，如果要将主频设置为 696MHz，那么 PLL1 就可以设置为 696MHz， CCM_CACRR 的 ARM_PODF 设置为 1 分频即可。现在问题很清晰了，寄存器 CCM_CACRR 的 ARM_PODF 位很好设置， PLL1 的频率可以通过寄存器 CCM_ANALOG_PLL_ARMn 来设置。接下来详细的看一下 CCM_CACRR 和 CCM_ANALOG_PLL_ARMn 这两个寄存器， CCM_CACRR 寄存器结构如下图所示：

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寄存器 CCM_CACRR 只有 ARM_PODF 位，可以设置为 0~7，分别对应 1~8 分频。如果要设置为 2 分频的话 CCM_CACRR 就要设置为 1。再来看一下寄存器 CCM_ANALOG_PLL_ARMn，此寄存器结构如下图：

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在寄存器 CCM_ANALOG_PLL_ARMn 中重要的位如下：

  • ENABLE: 时钟输出使能位，此位设置为 1 使能 PLL1 输出，如果设置为 0 的话就关闭 PLL1 输出。

  • DIV_SELECT: 此位设置 PLL1 的输出频率，可设置范围为： 54~108， PLL1 CLK = Fin * div_seclec/2.0， Fin = 24MHz。如果 PLL1 要输出 1056MHz 的话， div_select 就要设置为 88。

3. 修改内核时钟源 ​

在修改 PLL1 时钟频率的时候我们需要先将内核时钟源改为其他的时钟源， PLL1 可选择的时钟源如下图所示：

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①、 pll1_sw_clk 也就是 PLL1 的最终输出频率。

②、此处是一个选择器，选择 pll1_sw_clk 的时钟源，由寄存器 CCM_CCSR 的 PLL1_SW_CLK_SEL 位决定 pll1_sw_clk 是选择 pll1_main_clk 还是 step_clk。正常情况下应该选择 pll1_main_clk，但是如果要对 pll1_main_clk(PLL1)的频率进行调整的话，比如我们要设置 PLL1 = 1056MHz，此时就要先将 pll1_sw_clk 切换到 step_clk 上。等 pll1_main_clk 调整完成以后再切换回来。

③、此处也是一个选择器，选择 step_clk 的时钟源，由寄存器 CCM_CCSR 的 STEP_SEL 位来决定 step_clk 是选择 osc_clk 还是 secondary_clk。一般选择 osc_clk，也就是 24MHz 的晶振。

这里我们就用到了一个寄存器 CCM_CCSR，此寄存器结构如下图（32 位寄存器，高 16 位保留，图中截取掉了，没有显示而已）：

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寄存器 CCM_CCSR 我们只用到了 STEP_SEL、 PLL1_SW_CLK_SEL 这两个位，一个是用来选择 step_clk 时钟源的，一个是用来选择 pll1_sw_clk 时钟源的。

4. 修改主频步骤总结 ​

①、 设置寄存器 CCSR 的 STEP_SEL 位，设置 step_clk 的时钟源为 24M 的晶振。

②、设置寄存器 CCSR 的 PLL1_SW_CLK_SEL 位，设置 pll1_sw_clk 的时钟源为 step_clk = 24MHz，通过这一步我们就将 I.MX6U 的主频先设置为 24MHz，直接来自于外部的 24M 晶振。

③、设置寄存器 CCM_ANALOG_PLL_ARMn，将 pll1_main_clk(PLL1)设置为 1056MHz。

④、设置寄存器 CCSR 的 PLL1_SW_CLK_SEL 位，重新将 pll1_sw_clk 的时钟源切换回 pll1_main_clk，切换回来以后的 pll1_sw_clk 就等于 1056MHz。

⑤、最后设置寄存器 CCM_CACRR 的 ARM_PODF 为 2 分频， I.MX6U 的内核主频就为 1056/2 = 528MHz。

二、PFD 时钟设置 ​

1. NXP 推荐频率 ​

设置好主频以后我们还需要设置好其他的 PLL 和 PFD 时钟， PLL1 上一小节已经设置了，PLL2、 PLL3 和 PLL7 固定为 528MHz、 480MHz 和 480MHz， PLL4~PLL6 都是针对特殊外设的，用到的时候再设置。因此，接下来重点就是设置 PLL2 和 PLL3 的各自 4 路 PFD。NXP 推荐的这 8 路 PFD 频率如表：

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2. 相关寄存器配置 ​

PLL2 的 4 路 PFD 频率，用到寄存器是 CCM_ANALOG_PFD_528n，寄存器结构如下图：

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可以看出，寄存器 CCM_ANALOG_PFD_528n 其实分为四组，分别对应 PFD0~PFD3，每组 8 个 bit，我们就以 PFD0 为例，看一下如何设置 PLL2_PFD0 的频率。 PFD0 对应的寄存器位如下：

  • PFD0_FRAC: PLL2_PFD0 的分频数， PLL2_PFD0 的计算公式为 528*18/PFD0_FRAC，此为可设置的范围为 12~35 。 如 \果 PLL2_PFD0 的频率要设置为 352MHz 的 话 PFD0_FRAC = 528*18/352 = 27。

  • PFD0_STABLE: 此位为只读位，可以通过读取此位判断 PLL2_PFD0 是否稳定。

  • PFD0_CLKGATE: PLL2_PFD0 输出使能位，为 1 的时候关闭 PLL2_PFD0 的输出，为 0 的时候使能输出。

如果我们要设置 PLL2_PFD0 的频率为 352MHz 的话就需要设置 PFD0_FRAC 为 27，PFD0_CLKGATE 为 0 。 PLL2_PFD1~PLL2_PFD3 设置类似，频率计算公 式都是 528*18/PFDX_FRAC(X = 1~3) ， 因 此 PLL2_PFD1 = 594MHz 的 话 ， PFD1_FRAC = 16 ；PLL2_PFD2 = 400MHz 的话 PFD2_FRAC 不能整除，因此取最近的整数值，即 PFD2_FRAC = 24，这样 PLL2_PFD2 实际为 396MHz； PLL2_PFD3 = 297MHz 的话， PFD3_FRAC = 32。

接下来设置 PLL3_PFD0~PLL3_PFD3 这 4 路 PFD 的 频 率 ，使用到的寄存器是 CCM_ANALOG_PFD_480n，此寄存器结构如下图：

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寄存器 CCM_ANALOG_PFD_480n 和 CCM_ANALOG_PFD_528n 的结构是一模一样的，只是一个是 PLL2 的，一个是 PLL3 的。寄存器位的含义也是一样的，只是频率计算公式不同，比如 PLL3_PFDX = 480*18/PFDX_FRAC(X = 0~3) 。 如果 PLL3_PFD0 = 720MHz 的话， PFD0_FRAC = 12；如果 PLL3_PFD1 = 540MHz 的话， PFD1_FRAC = 16; 如果 PLL3_PFD2 = 508.2MHz 的话， PFD2_FRAC = 17； 如果 PLL3_PFD3 = 454.7MHz 的话，PFD3_FRAC = 19。

三、AHB、 IPG 和 PERCLK 根时钟设置 ​

1. 时钟配置分析 ​

7 路 PLL 和 8 路 PFD 设置完成以后最后还需要设置 AHB_CLK_ROOT 和 IPG_CLK_ROOT 的时钟， I.MX6U 外设根时钟可设置范围如图（参考手册的 Table 18-4. System Clock Frequency Values）：

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上图给出了大多数外设的根时钟设置范围， AHB_CLK_ROOT 最高可以设置 132MHz，IPG_CLK_ROOT 和 PERCLK_CLK_ROOT 最高可以设置 66MHz。那我们就将 AHB_CLK_ROOT、IPG_CLK_ROOT 和 PERCLK_CLK_ROOT 分 别 设 置 为 132MHz 、 66MHz 、 66MHz 。AHB_CLK_ROOT 和 IPG_CLK_ROOT 的设计如图（参考手册 Figure 18-5. BUS clock generation） ：

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①、此选择器用来选择 pre_periph_clk 的时钟源，可以选择 PLL2、 PLL2_PFD2、 PLL2_PFD0 和 PLL2_PFD2/2。寄存器 CCM_CBCMR 的 PRE_PERIPH_CLK_SEL 位决定选择哪一个，默认选择 PLL2_PFD2，因此 pre_periph_clk = PLL2_PFD2 = 396MHz。

②、此选择器用来选择 periph_clk 的时钟源，由寄存器 CCM_CBCDR 的 PERIPH_CLK_SEL 位与 PLL_bypass_en2 组成的或来选择。当 CCM_CBCDR 的 PERIPH_CLK_SEL 位为 0 的时候 periph_clk = pr_periph_clk = 396MHz。

③、通过 CBCDR 的 AHB_PODF 位来设置 AHB_CLK_ROOT 的分频值，可以设置 1~8 分频，如果想要 AHB_CLK_ROOT = 132MHz 的话就应该设置为 3 分频： 396/3 = 132MHz。图中虽然写的是默认 4 分频，但是 I.MX6U 的内部 boot rom 将其改为了 3 分频！

④、通过 CBCDR 的 IPG_PODF 位来设置 IPG_CLK_ROOT 的分频值，可以设置 1~4 分频，IPG_CLK_ROOT 时钟源是 AHB_CLK_ROOT，要想 IPG_CLK_ROOT = 66MHz 的话就应该设置 2 分频： 132/2 = 66MHz。

最后要设置的就是 PERCLK_CLK_ROOT 时钟频率，其时钟结构图如图:

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可以看出，PERCLK_CLK_ROOT 来源有两种： OSC(24MHz) 和 IPG_CLK_ROOT，由寄存器 CCM_CSCMR1 的 PERCLK_CLK_SEL 位来决定，如果为 0 的话 PERCLK_CLK_ROOT 的时钟源就是 IPG_CLK_ROOT = 66MHz 。 可以通过寄存器 CCM_CSCMR1 的 PERCLK_PODF 位来设置分频，如果要设置 PERCLK_CLK_ROOT 为 66MHz 的话就要设置为 1 分频。

2. 相关寄存器配置 ​

在上面的设置中用到了三个寄存器： CCM_CBCDR、 CCM_CBCMR 和 CCM_CSCMR1，我们依次来看一下这些寄存器 。

2.1 CCM_CBCDR ​

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  • PERIPH_CLK2_PODF： periph2 时钟分频，可设置 0~7，分别对应 1~8 分频。

  • PERIPH2_CLK_SEL：选择 peripheral2 的主时钟，如果为 0 的话选择 PLL2，如果为 1 的话选择 periph2_clk2_clk。修改此位会引起一次与 MMDC 的握手，所以修改完成以后要等待握手完成，握手完成信号由寄存器 CCM_CDHIPR 中指定位表示。

  • PERIPH_CLK_SEL： peripheral 主时钟选择，如果为 0 的话选择 PLL2，如果为 1 的话选择 periph_clk2_clock。修改此位会引起一次与 MMDC 的握手，所以修改完成以后要等待握手完成，握手完成信号由寄存器 CCM_CDHIPR 中指定位表示。

  • AXI_PODF： axi 时钟分频，可设置 0~7，分别对应 1~8 分频。

  • AHB_PODF： ahb 时钟分频，可设置 0~7，分别对应 1~8 分频。修改此位会引起一次与 MMDC 的握手，所以修改完成以后要等待握手完成，握手完成信号由寄存器 CCM_CDHIPR 中指定位表示。

  • IPG_PODF： ipg 时钟分频，可设置 0~3，分别对应 1~4 分频。

  • AXI_ALT_CLK_SEL： axi_alt 时钟选择，为 0 的话选择 PLL2_PFD2，如果为 1 的话选择 PLL3_PFD1。

  • AXI_CLK_SEL： axi 时钟源选择，为 0 的话选择 periph_clk，为 1 的话选择 axi_alt 时钟。

  • FABRIC_MMDC_PODF： fabric/mmdc 时钟分频设置，可设置 0~7，分别对应 1~8 分频。

  • PERIPH2_CLK2_PODF： periph2_clk2 的时钟分频，可设置 0~7，分别对应 1~8 分频。

2.2 CCM_CBCMR ​

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  • LCDIF1_PODF： lcdif1 的时钟分频，可设置 0~7，分别对应 1~8 分频。PRE_PERIPH2_CLK_SEL： pre_periph2 时钟源选择， 00 选择 PLL2， 01 选择 PLL2_PFD2，10 选择 PLL2_PFD0， 11 选择 PLL4。

  • PERIPH2_CLK2_SEL： periph2_clk2 时钟源选择为 0 的时候选择 pll3_sw_clk，为 1 的时候选择 OSC。

  • PRE_PERIPH_CLK_SEL： pre_periph 时钟源选择， 00 选择 PLL2， 01 选择 PLL2_PFD2， 10 选择 PLL2_PFD0， 11 选择 PLL2_PFD2/2。

  • PERIPH_CLK2_SEL： peripheral_clk2 时钟源选择， 00 选择 pll3_sw_clk， 01 选择 osc_clk，10 选择 pll2_bypass_clk。

2.3 CCM_CSCMR1 ​

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此寄存器主要用于外设时钟源的选择，比如 QSPI1、 ACLK、 GPMI、 BCH 等外设，我们重点看一下下面两个位：

  • PERCLK_CK_SEL： perclk 时钟源选择，为 0 的话选择 ipg clk，为 1 的话选择 osc clk。
  • PERCLK_PODF： perclk 的时钟分频，可设置 0~7，分别对应 1~8 分频。

四、注意事项 ​

在修改如下时钟选择器或者分频器的时候会引起与 MMDC 的握手发生：

①、 mmdc_podf

②、 periph_clk_sel

③、 periph2_clk_sel

④、 arm_podf

⑤、 ahb_podf

发生握手信号以后需要等待握手完成，寄存器 CCM_CDHIPR 中保存着握手信号是否完成，如果相应的位为 1 的话就表示握手没有完成，如果为 0 的话就表示握手完成，很简单，这里就不详细的列举寄存器 CCM_CDHIPR 中的各个位了。

另外在修改 arm_podf 和 ahb_podf 的时候需要先关闭其时钟输出，等修改完成以后再打开，否则的话可能会出现在修改完成以后没有时钟输出的问题。我们需要修改寄存器 CCM_CBCDR 的 AHB_PODF 位来设置 AHB_ROOT_CLK 的时钟，所以在修改之前必须先关闭 AHB_ROOT_CLK 的输出。但是似乎好像没有找到相应的寄存器，因此目前没法关闭，那也就没法设置 AHB_PODF 了。不过 AHB_PODF 内部 boot rom 设置为了 3 分频，如果 pre_periph_clk 的时钟源选择 PLL2_PFD2 的话， AHB_ROOT_CLK 也是 396MHz/3 = 132MHz。